基於 SOPC 技術和模糊（hú）控製理論（lùn）的數控（kòng）機床控製係統的設計（jì）-數控（kòng）機（jī）床市場網

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基於（yú） SOPC 技術和模糊控製理論的數控機床控製係統的設（shè）計

2018-5-23 來源：柳州鐵（tiě）道（dào）職業（yè）技術學院作者（zhě）：覃莉莉

[摘要]本文提出（chū）了一種基於 SOPC 技術和模（mó）糊控製理論的數控機床 XY 工作台控製係統解決方案，通過Quartus II、Nioses II IDE 和（hé） SOPC Builder 等整套開（kāi）發工具完成了 SOPC 係統的開發。

[關鍵詞]數控機床；控製係（xì）統（tǒng）；模糊控製理論；SOPC；Nioses II

SOPC（System On a Programmable Chip），是在（zài）一塊矽片上（shàng）利用可編程邏輯控製技術集成整個係統的一項技術。SOPC 可以用來進行電子信息處理和嵌入（rù）式係統的設計。本文設計的（de）數控（kòng）機床控製係統中是基於 FPGA嵌入 IP 軟核的應用。

一、SOPC 係統的設計

SOPC（System On a Programmable Chip）利用一個芯片就可以完成全部的邏輯處理，其硬件采用 FPGA。這（zhè）種微處理（lǐ）器係統采用嵌入式的結構設計。

建立在 SOPC 技術基（jī）礎上（shàng）的 Nioses II 處理器是一（yī）種（zhǒng） 32 位的 RISC 處理器軟內核。可（kě）以完成 SOPC 係統開發的整套工具（jù），目前（qián）市場上主要有（yǒu） Nioses II IDE、SOPC Builder 以及

Quartus II等（děng）。典型的 Nioses II 的微控製器包含 Avalon 總線、I/O 控製器、微處理（lǐ）器內核、定（dìng）時器、存儲器控製單元和必要的外圍控製部分。

圖 1 所示的 SOPC 係統（tǒng）架構是基於數（shù）控機床控製係統（tǒng）的要求而設計的.

二、定製 Nioses II 微控製器軟核

根據數控（kòng）係統的控製要求，本（běn）文對 Nioses II 微控（kòng）製器軟核（hé）進行了配置。這個配置包括：中央處理器模塊、SDRAM控製模塊、UART 控製模塊、EPCS 控製模塊（kuài）、反饋模塊，頻率發生控製器、RAM 寫入模塊以及電機控製模塊（kuài）。其定製過程如下：

（1）構建係統軟（ruǎn）核在 SOPC Builder 界麵中，根據（jù） SOPC 係（xì）統架構（gòu）構建（jiàn）係統軟核，設定係統時鍾頻率為 50MHz。本係統對要求具備高速的響應速（sù）度，因（yīn）此在 NiosesⅡ CPU 的三種類型中選擇快速（sù）型 NiosesⅡ/f 的軟（ruǎn）核類型。JATG 調試模塊在係統運行的過程中將占（zhàn）用較多（duō）的係統（tǒng）資源，為了確保係統調試能順利（lì）地加入 JATG，減少係統所占用的軟硬件資源，需要在完成（chéng）係統的調試之後，把 debugging level 設置（zhì）為 No Debugger。

（2）建立 SDRAM 模塊SDRAM 諸（zhū）如（rú）刷新、初始化（huà）等邏輯控製由 SDRAM 控製器來實現。物理層麵上 FPGA 跟 SDRAM是連接在一起的，SDRAM 控製器的（de）參數設定如下：行地址（zhǐ）（

Row address）12 位，列地址（Column address ）8位，數據位寬（Data width）16 位。通過 SDRAM 控製器將 SDRAM 用作大容量存儲器。

（3）建立（lì） EPCS 控製器：EPCS用於存儲（chǔ） FPGA 配置數據和 Nioses II程序代碼。

（4）建立 JTAG UART 控製器：JTAG UART 用於Nioses II 應用程序的調試。

（5）建立 UART 控製器：RS232的（de）時序議利用異步（bù）收發器（UART）控製器來（lái）實現。其功能在於（yú）提供波特率，且波特率可（kě）以根據需要進（jìn）行調節。訪問 UART 模塊，在 Nioses II

係統中，利用（yòng） Avalon 總線可以很容（róng）易實現（xiàn），Avalon 總（zǒng）線允許 Avalon 主外設（例如 Nioses II 處理器）通過簡單（dān）的讀和寫控製寄存器以（yǐ）及數據寄存器與該 UART 核實現通信。

設置串口通信（xìn）波特（tè）率為 19200，停止位 1 位，數據（jù）位（wèi）8 位，沒有奇偶性的檢驗。

（6）建立（lì）係統 ID 外設：生成 Nioses II 係（xì）統時，會（huì）配置唯一的（de） ID 號，並存入（rù） System ID 寄存器，用以鑒定 NiosesII 程序（xù）是否與係統匹配（pèi）。如不匹配，程序將無法下載到

Nioses II 係統。

（7）添加 PIO 接口，所添加的 PIO 接口主要包（bāo）括：RAM寫PIO、反饋（kuì） PIO、行程開關 PIO、加入電機運行（háng）參數 PIO（輸出類型）、基（jī）準頻率控製 PIO、開始控製 PIO。最後（hòu）生成 Nioses II 係統（tǒng）。

三、係統核（hé）外邏輯的設計與（yǔ）構建

（1）鎖相環 PLL 模塊的建立鎖相環的功能在於解決係統各種設備間的時鍾同步問題。它可以實現延時的功能，調節時鍾（zhōng）信（xìn）號。鎖相環的設計對（duì）於整個係統而言，意義重大。本設計中（zhōng）為 Nois II 軟核提供時鍾的（de）是 20MHz 的有源晶振，這個晶振外接在 FPGA 上。把（bǎ）有源（yuán）晶振的倍頻（pín）設定（dìng）在 100MHz（c0）。為（wéi） SDRAM 提供同樣頻率時鍾的是（shì）圖 2 中所設計的（de） PLL 的（de） c1。其頻（pín）率的設定跟有源晶振的頻率一致，偏移量取-75deg。

（2）電機控製模塊電機控（kòng）製模塊主要由 PWM 發生模塊、計數模塊和電機選擇模塊構成，如圖（tú） 3 為（wéi）其結構（gòu）框圖。

四、相關硬件電路（lù）設計

1.電（diàn）源模塊電源模塊（kuài）是保證嵌入式係統工作的前提條件之一,在本（běn）係統中，電源模塊（kuài）主要負責給 FPGA 以及後續的電路供電，使用 LM1085_3.3V 來實現從（cóng） 5V 轉（zhuǎn）到 3.3V，並且在輸入端和輸（shū）出端加濾波電容，保（bǎo）證供電穩定。圖 4 為電源模塊電路圖。

2.速度檢測反饋電路

光電（diàn）編碼盤角度檢測傳感器是一（yī）種廣泛應用的（de）編碼式數字傳感器，它（tā）將測得的（de）角度位移轉換為脈衝形式的數字信號輸出。其電路原理圖（tú）見圖 5 所示。

3.電機驅動電路

驅動電路開關管（guǎn）選用（yòng）絕（jué）緣柵型功率管 IGBT。本係統選用美國 SGS 公司（sī）生產的專用集成（chéng）驅動芯片PBL3717。該（gāi）芯片構建的電路（lù），不同於傳統分（fèn）離元件組（zǔ）成的電路，避（bì）免了工作電路複雜、使用元件多、開啟和關斷時間長等缺點。PBL3717 柵極驅動器能夠在驅動（dòng）一（yī）個高壓側的同時，驅動一個低壓側的功率 MOSFET，能夠在一個高性能的封裝裏實現大部分的功能。

在設計時，隻需要添加一（yī）路（lù）控製電源和少量分立元件即可。PBL3717 芯片即可采用自舉自容實現 MOSFET 的驅動。其導通/關斷（duàn）時間（jiān）為120/94ns，驅動能力為 I0+/-=3A/3A，偏值電（diàn）壓可達500V，開關頻率可以從數十赫茲達數百千赫茲，同（tóng）時PBL3717還具有欠壓告警、欠壓封鎖、過流保護之功能等比較完善的保護功能。所以驅動電路選用 2 片 PBL3717 驅動兩個 H 橋（qiáo）。

4.係統複位電路

根據數控係統的（de）控製需求，本設計需（xū）要把（bǎ）處理器嵌入到 FPGA 內部（bù）。而 FPGA 在每次（cì）配置的加載都會被複位，這樣的複（fù）位自動進行。基於這樣的情況，需要（yào）設（shè）計一個（gè）係統的複位電路，把 FPGA 內部的狀態初始化。

在本設計中，人為（wéi）地幹預係統（tǒng）的運行，必要時，重新輸入參數是必需的要求。為實現這樣的要求，必須設計一個複位電路，這個複位（wèi）電路可以通過手動的方式實（shí）現控製。按照低電平有效（xiào）抗幹擾能力（lì）更強的原則，如圖 6 所本文設計了一個常態為高電（diàn）平（3.3V），通過按鍵來拉低信號複位電路.

五、自整定模糊 PID 控製器（qì）設計

輸入誤（wù）差 e 以及誤差的變化 ec，來構建自整定（dìng）模（mó）糊PID 控製器。通過算法，設計模糊控製（zhì）的（de）規則，修（xiū）改 PID參數，原理如（rú）圖 7 所示.

從係統響（xiǎng）應速度、穩定與否、穩定精度如何以及（jí）超調量等方麵來（lái）考慮，Kp′，Ki′，Kd′的作用為：

（1）響應速度慢，調節精度低，係統穩態（tài）、動態特性（xìng）差。通常的（de）原因是 Kp值（zhí）取得過小。增大 Kp的取值可以解決上述問題。

（2）Ki能夠消除係統穩態（tài）誤差。Ki越大，則係統（tǒng）靜態誤差越快消除。這個參數取得過大，容易產生響應初（chū）期積分飽和（hé）的現（xiàn）象，從而造成響應（yīng）過程的較大超調；但取得過小，係統靜態誤差（chà）難以消除，對係統調節精度產生不利的影響。

（3）要想獲得良好的係統動態特性，可（kě）以取較大的Kd值。但是 Kd過大，會造（zào）成調節時間的延長。發（fā）生響應過程的提前製動，對於係統額抗幹擾（rǎo）性能也會造成不利的影響。

這個參數的作用在（zài）於使（shǐ）係統得到較好的動態特性，對響應中（zhōng）偏（piān）差變化的任意性進行（háng）抑製，還可以對偏差變化的方（fāng）向進行預報。綜合對係統輸出產生影響的三大參數（shù）參數 Kp、Ki和 Kd，不難歸納出，在不同的 e 和 ec 下，受控參數 Kp、Ki 和 Kd 的自整定要求，得出模糊控製規則的（de）語（yǔ）言描述:

PID 控製器參數 Kp，Ki，Kd 的整定要求因偏差 e 和偏差變化率 ec 的不同而異，分述如下：

（1）當 e 較大時，取較大的 Kp，可以（yǐ）提高係統相應速度；需要注意的是，微（wēi）分（fèn）飽和（hé）的最直接原因（yīn）是開偏差 e 在開始的瞬間變大。微分飽和所帶來的影響會造成控製（zhì）作用超出許可的範圍。此時，可以選選取較小的 Kd。積分飽和是控製係統所不希望出現的結果，為了避免這種情況的產生，可以取 Ki=0 限製積分的作用（yòng）。

（2）e 處於中等大小時，Kp 取得小些，容易獲得係統響應較小的超調性。這個時候，應該取適當的 Ki 值。此時，對係統影響較大的是 Kd 的取值，為保證係統的響應速度，這（zhè）個參數取值要適中。

（3）偏差 e 接近設定值，數值較小時，為（wéi）了獲得係統良好的（de）穩定特性，需要增加 Kp 和 Ki 的取值。震蕩的產生容易出現（xiàn）在在係統設定值附近（jìn）。為了減少這個問題帶來的不利影響，需要增強係統的抗幹擾性（xìng）能。當 ec 較大時，Kd 應取小些；當 ec 較小時，Kd 可取值大些。

圖 8 為隸屬度函（hán）數曲線。

圖 9 所示（shì）為使用 Matlab 進行仿真所得到的自整（zhěng）定模糊 PID 控製係統響應曲線。仿真的結果表明，采用自整定模糊 PID 控（kòng）製，係統的穩態性能好，調節精度提高（gāo），響應速度快，且沒有超振蕩和超調。

現代（dài）社會經濟和技術發展迅速，各種裝備都（dōu）在不斷進行升級，因而對於設（shè）備的要求也在不斷（duàn）提高，研究數控機床（chuáng）的相關控製技術有著非常重要的意義。基於SOPC 技術和模糊控（kòng）製理論的數控機床控製係統，開發周期（qī）短，成本低廉，是一個值得深入探討的（de）研究方向（xiàng）。

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